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삼성파운드리 세미나(18.06.04)

category 세미나 2018.06.04 22:25

삼성 파운드리에서 Design intra structure, 쉽게 말해 PDK를 제작하고 spice모델을 다루는 업무를 맡고 계신 팀장님께서 세미나를 진행했다. 


1. 

공정이 점점 미세화되면서 나타나는 특징들은 다음과 같다

* Getting smaller but simpler

더 작아지지만 노광장비의 한계에 다다르기 때문에 복잡하게 만들 수 없고 무조건 단순화 시켜야 한다.


* Simple process가 Simple Design을 의미하는 건 아니다

레고로 복잡한 걸 만드는 걸 생각하면 쉬운데, 미세공정이 단순하다고 설계 자체가 쉬워지는 건 아니다


* More Coverage responsibility

공정이 미세화되면서 설계자에게 더 많은 옵션이 주어지며,

기존에는 공정에서 알아서 해결했던 이슈들이 설계자의 책임으로 넘어간다.

즉 미세공정에서는 설계자가 공정과 소자에 대해 더 많이 알아야 한다.


* Difficult but smaller gain

보통 미세공정의 한 세대가 진화할 때 고객사들이 바라는 기준은 다음과 같다.

10-20% 퍼포먼스(속도) 발전

20-30% 전력소모 감소

40-50% 면적 감소


하지만 미세공정이 점점 한계에 다다르면서 이전보다 퍼포먼스, 전력, 면적의 변화가 크지 않다.


2.

*7nm가 되면서 EUV장비를 사용하고,

이에 따라 Metal Pitch는 36nm가 된다.

그 이후 로드맵은 기존에 DPT, QPT로 진화했듯이 EUV-DPT, EUV-QPT 등으로 갈 것이다.


단순히 공정 미세화 뿐 아니라 Metal Pitch 또한 중요한 지표인데 Pitch란 메탈 사이의 간격을 의미한다.

즉, Pitch가 작을수록 더 촘촘하게 Routing을 진행할 수 있으며, Pitch는 곧 routability를 의미한다.


*package는 application(비즈니스 모델)에 따라 결정된다.


3.

*45nm까지는 Rule file을 사용했고,

그 이후 미세공정에선 DFM(Design For Manufacturing)을 사용

7nm부터는 Restricted Pattern이라고 해서

실리콘으로 검증된 특정 패턴을 설정해놓고, 그 패턴 위주로 사용하도록 권고하는 방식으로 바뀔 것이다.

이는 설계 자유도를 크게 제한 시키며, 위에서 언급했듯이 simple process에서 설계가 더 어려워지는 큰 요인 중 하나이다.


*미세공정으로 내려갈수록 공정과 모델을 믿지 말고

모델을 직접 검증 해야한다. 태그를 넣어 실리콘 데이터를 직접 확인해야 한다.


4.

MHC(Mode to Hardware correlation)

- Different Cell type combination

- Vth조절

vth가 낮으면 속도가 빨라지지만, 전력소모가 커짐

- body 조절

- channel Length 조절

- Diffusion Break

- Different Voltage & Temperature combination

- Metal combination

 미세공정이 될수록 사용되는 메탈의 개수는 증가함


5.

미세공정이 될수록 면적의 scability는 어느정도 보장이되지만

power와 performance의 개선정도는 현저히 떨어진다.

두가지 큰 이유가 있는데

- TR Boost up limitation

 TR은 작아지지만 VDD Supply는 그만큼 줄어들지 못하기 때문이다.

- BEOL dominant

Back-End(인터커넥트를 의미)가 중요해졌다. 예전에 링 오실레이터를 개발할 때는

인터커넥트는 무시하고 인버터만 보면 됐지만, 지금은 인터커넥트 등 부가적인 딜레이가 전체 딜레이에 5-60%를 차지하기 대문이다. 특히 CPU등에서 중요한 이슈. pitch가 작아지며 저항이 늘어나고 RC에 의해 delay역시 증가하기 대문이다.


6.

*설계할 때 SET, BOARD, PACKAGE 모두 고려하여 설계해야 한다. 지금은 단순히 CHIP만 설계해서는 안되고

나중에 SET과 BOARD 부분에 문제가 생겨 수정할 일이 있으면 그 시간은 모두 cost에 반영된다. 또한 SoC가 어디에 쓰일지 먼저 명확히 정해야한다. 막연히 CHIP을 만들고 그 다음에 비즈니스 모델을 생각하면 늦는다.


다시 정리하자면 좋은 설계법은 다음과 같다.

- Reducd # of patter, 실리콘으로 검증된 패턴을 사용

- 스스로 실리콘을 보는 것을 두려워하지 말자

- 공정에 의존하지 말고 설계자에게 더 선택권이 많아지고 있다

- 설계 초기에 보드, 패키지 등을 먼저 모델링해서 고려한다

- 사용목적을 먼저 명확히 한 후에 설계에 들어간다


모든 기술은 인간을 모방하는 방향으로 진화해 왔으며, 그 모든 기술의 발전 방향에 핵심은 반도체이다.

삼성 파운드리의 비전은 거기에 있으며, 공정 미세화의 진보가 멈추는 순간 R&D가 아닌 Manufacturing이 되기 때문에 예전만큼 미세화의 효과가 적더라도 반도체는 늘 발전한다는 것을 잊지 말라고 하셨다.


<Enabling HPC/AI Era by samsung foundry>

2018.11.30 삼성파운드리 상무 강연


1.
Oil: Distrillation -> Refinement -> Sell

Data: Sensing -> Processing -> Provide


2.

건축과 반도체는 비슷하다.

설계기술 + 구현기술(공정) = 결과물


3.

삼성반도체의 변천
83' 메모리사업부

97' 시스템 LSI사업부

17' 파운드리 사업부


4.

고객이 Spec, RTL, Netlist, GDS와 같은 정보들을 주면

삼성은 Reference flow, Architecture, IP provide, wafer/pkg 등을 제공한다.


5.

파운드리에는 크게 3가지 업무가 있다.

IP : 검증된 각종 회로 블록을 제작. 예를 들어 CPU 만들때 2.8GHz의 PLL이 필요하다고 가정한다면 CPU만드는 업체에 PLL IP를 제공할 수 있다.

라이브러리: RTL을 GDS로 바꿀 때 필요한 기본 셀(예를 들어 플립플롭)을 만드는 업무

DM: Desing manufacturing


6.

* 코어가 아무리 많아도 메모리 BW가 병목을 일으킴

* Thermal noise, 주파수 낮을 땐 큰 영향 없었지만 주파수 높아질수록 매우 중요

* SERDES에는 RF 기술이 많이 필요하다

* Clock Gen.은 LC의 시대가 왔다

* 이젠 디지털 동작에서 타이밍이 아니라 S-parameter로 이야기한다

* 결국 RF 기술은 똑같은데 Air(무선환경)냐 Copper(PCB 보드 패키징)냐의 차이

* 회로설계자들 DSP 공부를 하면 유리. 아날로그 모델만으로 칩을 만들 수 없음. 아날로그 부분이 디지털로 많이 대체되고 있으며 그 비율이 높을수록 견고한 칩. 또한 피드백 현상이 많으므로 제어 공부도 필요하고, 기본적인 베릴로그 코드를 읽을 줄 알아야한다

* 보통 LSI는 당장 사업화가 될만한 기술에 집중하지만 파운드리는 선행 IP를 설계하며, 선행 공정을 사용할 수 있는 기회가 많다


* 견고한 칩동작 보장하기 위해 

- totem을 이용해 IR 드랍 확인

- floating node확인

- cadence extract를 이용해 연결정보를 베릴로그로 모두 모델링할 수 있다. 
  복잡할수록 디지털 검증을 이용해야하며, 사소한 실수를 발견할 수 있다.

  일단 베릴로그 검증을 통과하면 동작하는 칩이라고 가정한다고 했다.



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